0 引言
傳統(tǒng)機(jī)械鎖的防盜功能差，在現(xiàn)代高科技安防系統(tǒng)中無法起到作用，已逐步被更可靠、更智能的電子數(shù)字密碼鎖代替。目前市場上的大部分密碼鎖產(chǎn)品是以單片機(jī)為核心的，利用軟件進(jìn)行控制，實(shí)際應(yīng)用中系統(tǒng)穩(wěn)定性較差且成本高。本文研究的是電子密碼鎖的一種純硬件實(shí)現(xiàn)方案，為彌補(bǔ)傳統(tǒng)技術(shù)的不足，采用EDA技術(shù)在可編程芯片上實(shí)現(xiàn)密碼的存儲、運(yùn)算等操作，使產(chǎn)品既具有硬件的安全性和高速性，又具有軟件開發(fā)的靈活性和易維護(hù)性。
1 主要技術(shù)與開發(fā)環(huán)境
1.1 EDA技術(shù)及特點(diǎn)
EDA（Electronic Design Automation），即“電子設(shè)計(jì)自動化”，是目前電子設(shè)計(jì)領(lǐng)域中的主流技術(shù)。EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在EDAT具軟件平臺上，對以硬件描述語言為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化和仿真，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC芯片中，實(shí)現(xiàn)特定的電子電路設(shè)計(jì)功能。與傳統(tǒng)電子設(shè)計(jì)方法相比，EDA技術(shù)具有以下主要優(yōu)勢：
(1)可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證；
(2)獨(dú)特的白頂向下的電子設(shè)計(jì)方案；
(3)使設(shè)計(jì)者擁有完全的自主權(quán)。
1.2 硬件描述語言
VHDL(Very High Speed Integration Circuits Hardware Description Language)，即“超高速集成電路硬件描述語言”，是當(dāng)今電子設(shè)計(jì)領(lǐng)域的主流硬件描述語言。它具有很好的電路行為描述能力和系統(tǒng)描述能力，且具有與具體硬件電路無關(guān)、與設(shè)計(jì)平臺無關(guān)的特性，使得設(shè)計(jì)者可以專心致力于系統(tǒng)功能的實(shí)現(xiàn)，而不需要對不影響功能的、與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。
1.3 開發(fā)環(huán)境
1.3.1 軟件平臺
QuartusⅡ是Altera公司推出的新一代開發(fā)軟件，支持多種編輯輸入法，包括圖形輸入法，基于硬件描述語言的文本編輯輸入法和內(nèi)存編輯輸入法。它支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化自己的設(shè)計(jì)、提高開發(fā)效率。
QuartusⅡ作為一種可編程邏輯的設(shè)計(jì)環(huán)境，其強(qiáng)大的設(shè)計(jì)能力已經(jīng)成為廣大設(shè)計(jì)人員首選的開發(fā)工具，本設(shè)計(jì)采用的是QuartusⅡ9.0版本作為開發(fā)平臺。
1.3.2 硬件平臺
CPLD(Complex Programmable Logic Device)，即復(fù)雜可編程器件，由于CPLD具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、制造成本低、保密性強(qiáng)等特點(diǎn)，本文的硬件測試是基于MAXⅡ系列的CPLD上完成的，芯片型號為EPM240T100C5。
2 密碼鎖功能要求
目前市面上的電子密碼鎖，只允許用戶輸入固定位數(shù)的密碼。但在實(shí)際應(yīng)用中，密碼位數(shù)太多，不便于老年用戶記憶，而位數(shù)太少，又不能滿足一些對安全性能要求高的青年用戶。本文中，基于CPLD的集成度高、成本低的特點(diǎn)，克服了以上缺點(diǎn)，讓用戶白行設(shè)定密碼位數(shù)，該功能在同行業(yè)產(chǎn)品競爭中有一定的優(yōu)勢。
設(shè)計(jì)的電子密碼鎖可以完成以下功能：
(1)設(shè)置密碼鎖的密碼位數(shù)n；
(2)n位密碼的輸入及顯示；
(3)密碼的核對；
(4)報(bào)警功能；
(5)密碼的清除和修改。
主要由密碼輸入電路、核心控制電路和顯示輸出電路構(gòu)成。其中，輸入電路包括矩陣式鍵盤、鍵盤掃描電路、消抖電路、譯碼電路等；控制電路主要完成密碼的輸入、核對、清除和修改等功能；輸出電路控制數(shù)碼顯示屏上密碼值的顯示。
3 硬件電路設(shè)計(jì)
3.1 輸入電路
本設(shè)計(jì)采用的是4x3矩陣式鍵盤，它是由4根I/O線作為行線，3根I/O線作為列線，在行列線的每一個(gè)交叉點(diǎn)上都設(shè)置一個(gè)按鍵，一共有12個(gè)按鍵，分別代表數(shù)字0～9、確認(rèn)鍵和設(shè)置鍵，如圖1所示。用戶如需設(shè)置密碼位數(shù)，可以長按設(shè)置鍵達(dá)到3s，聽到提示音后再輸入密碼位數(shù)（本設(shè)計(jì)暫時(shí)只支持4，6，8位）；如需設(shè)置新密碼，可以短按設(shè)置鍵，提示音后再輸入新的密碼即可。輸入電路應(yīng)具備矩陣鍵盤掃描功能、鍵盤消抖功能以及譯碼等功能。其中，鍵盤掃描采用是行掃描方式，4根I/O線KEYR3～KEYRO為行掃描信號，其中KEYR3對應(yīng)第一行，KEYR2對應(yīng)第二行，依此類推。
圖1 4x3矩陣式鍵盤示意圖
很顯然，掃描信號的變化順序?yàn)椋?111，1011，1101，1110，周而復(fù)始。在掃描的過程中，當(dāng)某鍵被按下時(shí)，從KEYC2—KEYCO中讀出的相應(yīng)列信號為“0”，再將此時(shí)的4位行信號和3位列信號值送至鍵盤譯碼電路進(jìn)行譯碼，即可得出準(zhǔn)確的按鍵值。相反，若從KEYC2～KEYCO讀出的值全為“1”，則表示沒有鍵被按下，即不做任何操作。如表1所示。
表1 行列信號與鍵盤對應(yīng)關(guān)系
在鍵盤掃描過程中，掃描信號在不斷變化，以判斷按鍵的按下和抬起�？焖僮兓膾呙栊盘柌粌H使增加了系統(tǒng)功耗，而且還會對其他敏感電路造成干擾。因此必須進(jìn)行以下改進(jìn)：將掃描模式改為鍵按下觸發(fā)掃描方式，即當(dāng)某鍵被按下后，才觸發(fā)鍵盤掃描電路產(chǎn)生掃描時(shí)序，鍵被放開后，停止對鍵盤的掃描，使電路處于相對靜止?fàn)顟B(tài)，以減少干擾信號。
另外，在按鍵按下時(shí)刻與開始掃描時(shí)刻之間加入一段較小的延時(shí)，延時(shí)結(jié)束后才允許電路開始掃描工作，可以最大限度地避免因鍵盤抖動帶來的錯(cuò)誤輸入。
主要VHDL代碼描述如下：
3.2 控制電路
控制電路是整個(gè)系統(tǒng)的核心電路，能根據(jù)用戶輸入的密碼位數(shù)進(jìn)行子電路的選擇。由于系統(tǒng)允許用戶輸入4位、6位或8位密碼，因此子電路有三個(gè)，由三選一選擇器決定其中哪個(gè)電路為用戶服務(wù)，見圖2。
圖2 控制電路模塊圖
圖2中，en是三選一選擇器的T作使能端，它由輸入電路的有效重置信號啟動。當(dāng)用戶按下矩陣鍵盤上的重置按鍵長達(dá)3 s后，輸入電路將產(chǎn)生en信號為‘1’，從而使選擇器Mux31開始工作。如用戶要設(shè)置為6位密碼，則在提示音后按下鍵盤上的“6”按鍵，其按鍵信號會傳遞給X6，由選擇器決定后續(xù)控制電路為kong6。
主要VHDL代碼描述如下：
對于后續(xù)控制電路kong4-kong8，都應(yīng)具有密碼清除、存儲、核對及修改等功能。由于僅僅是操作數(shù)位數(shù)不同而已，這三個(gè)電路的VHDL語言描述過程對設(shè)計(jì)人員來說，幾乎是重復(fù)操作，因此大大縮短了設(shè)計(jì)周期。
控制電路中密碼的存儲是利用寄存器來實(shí)現(xiàn)的。寄存器是一個(gè)典型的時(shí)序邏輯電路，在某一特定時(shí)鐘信號的控制下可以裝載一組二進(jìn)制數(shù)據(jù)并穩(wěn)定存儲，撤銷該控制信號后信息仍然存放在寄存器中。充分利用VHDL中不完整的if語句能產(chǎn)生時(shí)序電路的特點(diǎn)，進(jìn)行電路描述，而不涉及到內(nèi)部觸發(fā)器，開發(fā)效率高。
3.3 輸出電路
輸出電路要準(zhǔn)確地將結(jié)果以十進(jìn)制形式直觀地顯示在輸出LED上，并且當(dāng)用戶每輸入一位密碼，所有LED上的密碼值左移一位。該電路屬于純組合邏輯電路，可以利用VHDL語言中的case語句描述出其電路功能。
部分VHDL代碼如下：
其中：movesgl表示左移位移量；zin是輸入信號；當(dāng)movesgl為“000”時(shí)表示不需要左移；當(dāng)為“001”時(shí)，表示需要移動一次；“010”表示需要移動兩次，以此類推。當(dāng)用戶通過矩陣鍵盤輸入6位密碼時(shí)，就需要向左移動6次，從而達(dá)到密碼在LED數(shù)碼管上動態(tài)左移的現(xiàn)象。
4 仿真與下載
4.1 仿真
在編程下載之前，必須利用EDA T具對設(shè)計(jì)結(jié)果進(jìn)行模擬測試，即仿真。仿真是EDA設(shè)計(jì)過程中的重要步驟。本文采用的時(shí)序仿真是最接近真實(shí)器件運(yùn)行特征的仿真，仿真精度較高。以4位密碼電路為例，做出了系統(tǒng)仿真圖，如圖3所示。
圖3 系統(tǒng)仿真波形圖
從圖3中可以看出，通過輸入端zin，先后輸入了密碼值“5623”，s0，s1，s2，s3存儲的值在實(shí)時(shí)更新，分析波形，總結(jié)該系統(tǒng)基本達(dá)到了預(yù)期的功能需求，輸出波形正常。
4.2 下載
在QuartusⅡ9.0軟件中，利用集成EDA工具完成的下載步驟如下：
(1)根據(jù)開發(fā)板中可編程CPLD芯片EPM240T100C5的引腳特性，將本系統(tǒng)的頂層設(shè)計(jì)實(shí)體的端口進(jìn)行引腳分配。
(2)適配器完成適配后生成了POF格式的下載文件，再通過JTAG編程電纜向CPLD芯片進(jìn)行編程。
(3)單擊下載按鈕Start，即對目標(biāo)器件進(jìn)行下載操作。當(dāng)Process進(jìn)度顯示100%時(shí)，表示下載成功。
(4)利用開發(fā)板上的外圍接口電路，進(jìn)行了硬件的測試。并利用嵌入式邏輯分析儀SignalTapⅡ觀察密碼輸入、修改等運(yùn)行情況。
5 結(jié)語
本文彌補(bǔ)了傳統(tǒng)密碼鎖技術(shù)上的不足，研究出了一種高性能實(shí)現(xiàn)方案，即利用VHDL語言，結(jié)合EDA技術(shù)，在可編程芯片CPLD上構(gòu)造邏輯電路。由于所有密碼的存儲及運(yùn)算都通過純硬件實(shí)現(xiàn)，其邏輯執(zhí)行速度遠(yuǎn)高于單片機(jī)。充分利用了CPLD的邏輯可編程性，開發(fā)周期短、效率高，設(shè)計(jì)出來的產(chǎn)品具有較高的可靠性，且功耗低、體積小、易維護(hù)，勢必會在安防市場中取勝。
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本文標(biāo)題：多功能電子密碼鎖的VHDL設(shè)計(jì)
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